SpeedcoreeFPGAIP已針對5G無線基礎(chǔ)設(shè)施、網(wǎng)絡(luò)設(shè)備、計算性存儲和汽車駕駛員輔助系統(tǒng)等應(yīng)用進行了優(yōu)化。AchronixSpeedcoreeFPGAIP使客戶公司能夠?qū)PGA功能集成到其ASIC或SoC器件中。SpeedcoreeFPGA具有可變換的架構(gòu)，它可讓客戶根據(jù)需求去定義eFPGAIP的FPGA邏輯陣列、存儲器和DSP處理能力。與獨立FPGA芯片解決方案相比，eFPGA可以將器件成本降低90%，功耗降低75%，同時將接口帶寬提高10倍，并將延遲降低100倍。通過將靈活的eFPGAIP內(nèi)核嵌入到ASIC設(shè)計中，可延長產(chǎn)品生命周期，快速開發(fā)產(chǎn)品的更新版本，并給ASIC帶來了靈活的、可修改的功能以支持不斷變化的算法。

Achronix銷售與市場營銷副總裁SteveMensor表示：“SpeedcoreeFPGAIP已經(jīng)在需要集成靈活性并支持新興AI工作負載的高性能數(shù)據(jù)加速應(yīng)用中得到廣泛的采用，搭載該eFPGAIP核的芯片產(chǎn)品的交付量已經(jīng)超過1000萬顆，這表明了eFPGAIP技術(shù)的快速增長以及Achronix的SpeedcoreeFPGAIP解決方案的高質(zhì)量。客戶在其芯片開發(fā)過程中可采用類似于標準ASICIP模塊的設(shè)計過程來引入SpeedcoreeFPGAIP。Achronix已優(yōu)化了支持客戶的開發(fā)流程，以快速交付eFPGA設(shè)計文件，并可以幫助客戶去選擇ASIC設(shè)計公司，以進一步加快ASIC交付。SpeedcoreeFPGAIP設(shè)計人員使用與獨立FPGA器件設(shè)計相同的AchronixACE設(shè)計工具。

從而縮短了上市時間，并支持使用獨立Speedster7tFPGA器件進行早期原型開發(fā)。幾乎所有的電子設(shè)計師和嵌入式系統(tǒng)開發(fā)人員都聽過現(xiàn)場可編程門陣列(FPGA)。對于實際的FPGA器件，設(shè)計人員和開發(fā)人員都知道它擁有可編程架構(gòu)，能夠?qū)ζ溥M行配置來而執(zhí)行想要的功能，但他們的了解可能僅限于此。同樣，當涉及創(chuàng)建一個可以在FPGA上實現(xiàn)的設(shè)計時，他們可能聽過硬件描述語言(HDL)和寄存器轉(zhuǎn)換級電路(RTL)之類的術(shù)語，但可能并未充分理解它們的含義。與Verilog或VHDL相似，HDL能讓FPGA設(shè)計人員描述設(shè)計意圖，正如軟件開發(fā)人員使用C++或者C++等編程語言一樣。理解HDL的方式之一就是它可以用來描述同時發(fā)生的事物。